Research

應用導向IC設計與系統自動化實驗室
(ASIC Design & System Automation Lab)

下載
實驗室及研究概況簡介:

一、實驗室簡介

實驗室主持人周哲民教授,曾榮獲美國積體電路電腦輔助會議最佳論文獎及中國電機工程學會青年論文指導獎,於1989年建立本『應用導向IC設計與系統自動化實驗室』,簡稱ASIC & SA Lab。實驗室位於國立成功大學自強校區電機館10樓之92A21~25三間實驗室,主要研究方向為網路暨多媒體相關特殊應用之積體電路設計與製作,及VLSI系統設計自動化研究。目前共有博士班學生四名,碩士班學生十二名,及兩名大四直升研究所學生。已畢業博士五名,碩士數十名。畢業學生曾榮獲中國電機工程學會論文獎,98年宏祣s騰博士論文最優獎,99年宏祣s騰博士論文獎,及2000年教育部全國微電腦硬體設計競賽最優獎, 旺宏金矽獎第一屆半導體設計與應用大賽優勝獎、2001年FPGA競賽優等獎2座、及90全國中國工程師學會碩士論文第一名指導教授獎。

實驗室設備包含數十部個人電腦,多台工作站(Sun Blade 2000, Sun Blade 1000 , Ultra2, Ultra10, Ultra30, Ultra60)及邏輯分析儀…等儀器,提供研究過程所需之高速運算功能及VLSI設計之用。軟體方面包含如Cadence、Hspice、Synopsys、Debussy、Xilinx、及Altera等EDA工具,提供電路及系統的模擬及驗證之用。並自行研發FPGA快速軟硬體共同模擬之驗證系統,作為軟硬體系統單晶片(SoC)性能及功能共同模擬驗證之用。

二、研究概況



指導教授:周哲民博士


本實驗室主要研究領域包含包含多媒體(Multimedia, JPEG、MPEG、MP3、語音辨識)、高速網際網路(High-speed Internet Networking, Switch、ATM)、及無線通訊(Wireless Communication, Routers、Protocols)等應用之相關系統積體電路設計,與其設計自動化之研究( Interface circuit design methodology、Superscale & superpipeline design methodology、Low power design methodology、Minimum area design methodology)。以下列舉本實驗室重要研究成果:

1. 模糊邏輯(fuzzy logic)理論之研究與模糊控制器架構實現。

模糊推論是利用符號語言的規則記述來模仿專家的經驗及操作模式,因此用於在預測及控制系統上有很好的效果,我們針對其理論做分析並發展模糊控制硬體架構,完成其晶片設計與製作 (發表於IEEE Trans on VLSI, Jan., 2000)。

2. 發展具高媒體壓縮率之適應性算術編碼演算法與其硬體實現。

算術編碼法的硬體實現不易,而無法應用在一般的傳輸系統中。實現不易的原因在於傳統的算術編碼法必須使用到除法、乘法及加法運算,因此不易達到即時系統之要求。過去專家的研究多數著重於實際運算之化簡以提昇速度,卻都因機率之估計太差,使的壓縮率嚴重降低。因此我們結合前述模糊邏輯(fuzzy logic)以及灰色理論(gray theory)之原理與技巧,完成可因應各種不同特性資料之算術編碼演算法;更進一步提高媒體壓縮率(發表於IEEE Trans on Comm., 1999)。



3. 研發固定寬度(fixed-width)平行乘法器



多媒體訊號處理過程中累乘是最常使用到的功能,然而乘法器卻是最占面積的硬體,針對這個問題我們研發固定寬度(fixed-width)平行乘法器用於上述算術編碼及其他訊號處理晶片之設計,其面積幾乎是一般乘法器的一半;而運算速度卻提升近一倍,但幾乎不會造成效率之下降(發表於IEEE Trans on C&S, 1999及2000年中華民國專利)。

 

4. 研發動態管線(dynamic pipeline)設計演算法。



一般的電路管線化方法中,管線潛伏期(pipeline latency)皆被設為固定值或是某些固定值。然而在許多電路的迴圈中,由於迴圈每一次執行時間可變以及時間相關的資料相依性(time-relative data dependencies)等因素使得事先無法知道其管線潛伏期之大小,而不能以傳統固定潛伏期的方法有效地管線化或者根本無法被管線化。為了解決這個問題,我們研發一個新的迴圈管線化硬體設計法:動態管線化硬體設計方法,它使用可變潛伏期(variant latency)的方式有效地將執行時間可變迴圈管線化 ( 申請中國和美國專利中)。

我們將動態管線用於上述算術編碼及其他訊號處理晶片設計,大量提升晶片運算速度且降低其功率消耗(投稿至IEEE Trans on C&S, 2000)。(附圖一)



圖一、動態管線算術編碼晶片layout



5. 研究模糊邏輯色彩修正(color correction)法之演算法與硬體架構,提升彩色印表機彩色列印品質與列印速度(發表於IEEE Trans on C&S, 1999)。



6. 研發模糊推理與灰色理論來設計高效率之預測式移動估計(motion estimation)搜尋法及實現其硬體設計



移動估計是動態影像壓縮重要技術之一,其目的在於降低畫面和畫面之間的相關性,我們發展了模糊推論、灰色推論預測移動向量估計法,有效的修正誤差加速搜尋速度。預測式移動向量估計法分成兩部分,初始移動向量預測和更近一步的移動向量計算。根據此演算法,我們同時實現其動態管線VLSI晶片設計,大量提升移動估計計算正確率及運算速度(發表於IEEE Trans on C&S, 1999)。 (附圖二)



圖二、移動估計補償晶片layout



7. 研發快速有效之電路錯誤偵錯模擬(diagnostic fault simulation)演算法及模擬器。



8. 研發高效能正反轉換小波硬體架構。

至今許多研究提出以小波轉換為基礎的影像編碼系統,證實在多方面均優於以離散餘弦轉換為基礎的系統。我們特別發展高效能正反轉換小波硬體(lifting)架構,具有政反轉相同架構之特性,將適用於最新影像壓縮標準JPEG2000之系統晶片中。(附圖三)

 



圖三、正反轉換小波晶片layout



9. 研製FPGA快速軟硬體共同模擬之驗證系統。



單晶片設計是目前IC設計極熱門的課題,在單晶片設計技術中,系統之軟硬體共同模擬驗證是十分重要的,針對此一需求我們自行研發FPGA快速軟硬體共同模擬之驗證系統,作為軟硬體系統單晶片性能及功能共同模擬驗證之用。

本套系統含一塊FPGA Demo board (包含一顆Xilinx xcv1000晶片、一顆XC4062xl晶片及六顆XC4010晶片) 透過ISA bus與PC溝通,藉由OS控制整個軟硬體行為,達到軟硬體系統單晶片性能及功能共同模擬驗證目的。(附圖四)

 



圖四、FPGA快速軟硬體共同模擬之驗證系統



10. 研發快速有效的語音辨識晶片



語音輸入法一直是吾人期望與機器溝通的方式,然而由於語音辨識演算法複雜度過高,導致運算速度過慢,辨識率也因此無法提升。為了克服此技術瓶頸,ASIC & SA LAB首次研發語音辨識硬體架構並已實現於自行研製之FPGA快速軟硬體共同模擬之驗證系統,其辨識率高達98%,此項設計並於2000年榮獲全國微電腦硬體設計競賽優等獎。(附圖五)



圖五、快速有效的語音辨識系統之軟硬體模擬

上述研究成果中:『低誤差固定寬度二補數平行乘法器』於2000年獲得中華民國專利,而『使用於高時效電路設計之動態管線化方法』已經國科會審核通過,申請中華民國與美國專利中。此外另一項專利: 『高效能影像移動向量之模糊邏輯估計法』已經國科會審核通過,申請中華民國專利。研究成果中之部份亦已獲得98年宏祣s騰博士論文最優獎與99年宏祣s騰博士論文獎,而第十項:『語音辨識晶片之FPGA快速軟硬體共同模擬』亦於2000年榮獲教育部全國微電腦硬體設計競賽最優獎

三、目前研發重點及未來展望

目前本[應用導向IC設計與系統自動化實驗室]研究重心放置於3C整合之網路多媒體音視訊傳輸單晶片系統(System on a Chip, SoC)之研究設計與實作,其中研究重點包含:

1. 網際網路傳輸控制相關IC之研發設計

2. 多媒體音視訊傳輸壓縮架構建立、

3. 無線通訊傳輸IP(core)設計、

4. 多媒體音視訊傳輸IP設計、

5. 通訊協定IP與介面IP設計、與其設計自動化、及

6. 單晶片系統軟硬體共同(Hardware/Software Codesign) 設計技術研發 。

對於落實高科技3C與VLSI Design/CAD整合之新一代產業技術研發將有實質的貢獻。

 

歷屆成員論文摘要:

碩士班
84級
林科名: 系統化STG階層之非同步電路合成與元件對應
汪智良: 組合電路延遲相關之功率估計

吳兆鈞: 非同步適應性迴因消除器之實現與設計

85級
梁閔翔: 二維離散小波轉換之管線式硬體彈性架構設計與實現
孫建明: 灰色模式之移動估算 : 演算設計與晶片實作

86級
張中平:
王效誠: 階層式介面電路模型與設計法則之研究-以MPEG2視訊解碼器為例

94級
王子綸:應用於網路路由器之低功率特定指令處理器設計 簡介
李智偉:網際網路即時影像傳輸的分析與研究 簡介
郭瑞宏:以運算狀態機模型設計超純量處理器之模擬器簡介
楊皓義:動態可重新架構化之超純量處理器設計簡介
蘇弘毅:應用於多媒體之動態可重新架構化硬體平台設計簡介

 
本網頁最佳解析度為1024×768
Copyright by ASIC LAB